晶体管

晶体管是散布在各处的楼宇，信号要穿过不同功能区，就得沿着地面七拐八绕，路程远了，时间自然就长了。

这意味着，虽然芯片制造成本会增加，但单位晶体管成本仍在持续下降，技术进步所释放出的成本红利，能够被整个产业链与消费者共享。

”何庭波反复强调一个更深层的产业现实：芯片制程来到7nm（纳米）之后，每一代制程的设计成本、晶圆成本指数级攀升，单位晶体管成本下降的速度已不可逆转地放缓。

而他们的器件基于原子级厚度的材料，除了具备非易失存储功能，还能同时作为高性能晶体管工作，相当于把存储和计算融合在同一个器件里。

在半导体行业的大部分历史中，其主要任务只有一个：缩小晶体管的尺寸。

这样做的目标非常直接：在不完全依赖晶体管尺寸缩小的情况下，通过减少信号传播距离、缩短关键路径、提升有效晶体管密度，以实现性能的提升。

晶体管尺寸已接近物理极限，只能通过设计优化芯片性能

有半导体行业人士在接受新京报贝壳财经记者采访时分析，就像摩尔定律的意义揭示了往后几十年半导体的发展方向是追求尽量小的晶体管尺寸，华为提出的韬(τ)定律给出了一个半导体行业发展的新方向——尽可能缩短时延。

“性能、功耗和面积是芯片的三个关键指标，当先进制程使晶体管的尺寸变小，可以全方位提升这三个参数，但当摩尔定律遇到瓶颈，晶体管的尺寸不再有明显变化时，只能通过设计来优化芯片的性能。

近年来，学术界普遍认为，晶体管尺寸已接近物理极限，摩尔定律放缓或面临失效。

2026-2035年，晶体管密度预计将提升至接近甚至超过每平方毫米4亿个晶体管（400MTr/mm²

“韬（τ）定律”核心目标是系统性降低时间常数τ(韬)，为此，华为创新性地提出了“逻辑折叠(LogicFolding)”等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系，通过持续压缩信号传播时延，在不依赖极致物理制程的前提下，大幅提升晶体管密度与系统性能。

电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；

预计到2031年，基于韬(τ)定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

以此为核心，华为构建了一个贯穿器件、电路、芯片到系统层面的多层级协同优化体系，以系统性降低时间常数τ为目标，驱动各层级性能、能效、晶体管密度的持续提升。

何庭波简明扼要地给出解决方案：以“时间(τ)缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。

电路层面，通过逻辑折叠技术突破传统平面布局的物理边界，缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；

经过这些领域的验证，基于韬(τ)定律，在器件和电路层，晶体管密度将从155MTr/mm²提升到2031年的400+MTr/mm²；

它不再只盯着把晶体管做得更小，而是以系统性降低时间常数τ为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。

2019年被列入“实体清单”后，华为被迫开始尝试寻找另一条路线——不再只是追求单位面积内晶体管数量的增加，而是通过降低系统中的“时间成本”继续提升性能。

2019年被列入实体清单后，面临全面断供的华为公司不得不尝试另一条路线——不再只追求单位面积内晶体管数量的增加，而是通过降低系统中的“时间成本”继续提升性能。

具体来说，在晶体管层降低开关延迟，在电路层降低RC传播延迟，在芯片层降低计算与访问延迟，在系统层降低同步与通信延迟。

它的完整设想是，从晶体管、电路、芯片、系统等各个方面把“降低τ”作为统一优化目标。

近年来，随着晶体管的尺寸慢慢逼近物理极限，设计与制造成本飙升，摩尔定律演进逐渐难以为继，这成为行业面临的共同难题。

更重要的是，晶体管密度提升的速度长期快于制造成本上升的速度。

虽然先进制程仍然能够持续提升晶体管密度、性能与能效，但每一代制程节点所需要付出的设计成本、制造成本与资本开支正在快速上升。

Omdia中国区半导体分析师总监何晖接受澎湃新闻记者采访时表示，韬定律的原理，就是将通信网络中高传输，低时延原理运用到了芯片内部，而不只是单纯依赖先进制程带来微缩空间，增加晶体管数量来实现性能提升。

1965年，英特尔创始人之一戈登·摩尔提出著名预测“摩尔定律”：每隔约两年，集成电路（芯片）上可容纳的晶体管数量便增加一倍。

根据论文，在移动SoC上，逻辑折叠（LogicFolding）在固定器件节点（即制程工艺不变）下，实现了55%的晶体管密度阶跃式提升，以及41%的能效增益。

压力下我忽然意识到，摩尔定律演进的本质并不是缩小晶体管的尺寸，而在于晶体管尺寸缩微带来的收益，更快的开关速度和更短的信号传输距离，集成更多的逻辑功能、以及更好的单位逻辑成本。