HBM基底芯片：HBM如何借助先进逻辑工艺演进
三星 在 Hot Chips 2026 大会的演讲《 HBM 基底芯片 ： HBM 如何借助 先进逻辑工艺 演进》提出：高带宽内存堆叠下方的 基底芯片 （Base Die），即将不再仅仅是信号传输层。传统 HBM 基底芯片 主要负责把堆叠 DRAM 颗粒连接到 GPU、TPU 或其他处理器，并提供测试功能。 三星 设想将其改造为具备运算能力、可定制化的逻辑平台：首先承接原本属于处理器的部分功能，继而新增更多能力，最终实现内存与计算单元之间的直接三维集成。
带宽、功耗与物理尺寸约束，正在推动这场变革。AI 处理器需要以更快速度访问体量持续膨胀的内存，但传统工艺缩放已经逼近多项极限：晶体管性能提升放缓，处理器芯片已经接近最大光掩模尺寸，硅中介层也无法无限扩大。在 HBM 内部，硅通孔（TSV）的数量与节距限制带宽；而更宽、速率更高的物理接口会占用更多芯片面积、消耗更多功耗。虽然每比特传输能效持续改善，但随着总带宽不断提升，接口整体功耗仍在持续走高。
三星 这项关键变革始于 HBM4：它的基底芯片采用先进 4nm 逻辑工艺，而非传统 DRAM 工艺。性能更优的逻辑晶体管能够降低功耗、信号延迟与有源面积，缩小基底芯片与处理器之间的技术鸿沟。由此诞生 定制化 HBM（cHBM） ：产品可以共用标准化 DRAM 堆叠，同时针对特定处理器或负载，定制基底芯片内部逻辑。
三星提出的技术路线图分为三个阶段。 第一阶段：释放处理器宝贵面积 。采用紧凑的芯片到芯片接口，替代传统大尺寸 HBM 物理接口，缩短信号路径、提升能效。内存控制器可以从处理器迁移至 HBM 基底芯片。三星还提出基于 SRAM 的修复逻辑，可替换失效 DRAM 行，有望提升可用容量与制造良率。不过接口缩小会带来功率密度上升问题，因此引入热传导块，用于在堆叠结构中导热，降低峰值温度。
第二阶段：充分利用原本主要用于布线的硅片面积 。基底芯片可集成温度、电压、工艺漂移与老化传感器，用于实时 RAS（可靠性、可用性、可维护性）监控。片上测试与图形生成电路，能够提升故障覆盖率与良率。专用控制器与接口可以让 HBM 直连外部内存，相比基于 PCIe 的扩展方案，实现更大容量、更高带宽与更低延迟。运算单元也可以部署到基底芯片，减少跨中介层的数据搬运。三星将这种增强计算能力的形态称为 先进 HBM（aHBM） 。
第三阶段：推出 zHBM，真正的 3D 架构 。处理器逻辑垂直放置在 DRAM 堆叠下方。分布式互连缩短内部数据路径，取消传统高功耗串行接口。三星估算，消除这部分开销后，HBM I/O 功耗可降低约 70%。实现 zHBM 需要晶圆对晶圆键合、铜混合键合技术，以及一套统一的设计验证流程，覆盖处理器逻辑、DRAM、封装、时序、电源、信号完整性与测试。
意义何在？ 现代 AI 性能越来越不只取决于算力，还取决于高效的数据搬运与存储。更长上下文窗口、更大键值缓存、内存密集型推理任务，让带宽、容量与能效成为系统核心瓶颈。如果三星这套路线图落地，HBM 将不再是处理器设计完成后才选型的被动器件，而会成为计算架构本身的组成部分。
总结： 这一转变有望打造出性能更强的 AI 系统，而不必单纯依靠更大处理器或更高功耗。它能够提升良率、释放昂贵的处理器芯片面积、减少数据搬运、扩展内存容量，并支持面向特定负载的硬件加速。同等重要的是，它将重塑产业合作关系：内存厂商、处理器设计公司、晶圆厂与封装企业，需要更早开展协同设计。因此基底芯片既是技术机遇，也是战略博弈的主战场。谁掌握基底芯片内部逻辑、接口与集成方案，就有可能主导下一代 AI 系统的构建方式，决定其扩容的能效水平。