AI算力持续跃升，芯片电源为何越来越难测？
AI正在不断推高算力密度，也让芯片供电面临一个越来越明显的矛盾：一方面，GPU、CPU等高性能处理器的功耗和供电电流持续提升，负载变化越来越快；另一方面，随着芯片制程演进，核心及 高速接口 的工作电压却不断降低，留给电源波动和噪声的裕量越来越有限。
在真实的高速系统中，这已经不再只是电源工程师需要关注的问题。电源轨上的纹波、同步开关噪声、时钟耦合以及负载瞬态，都可能通过电源分配网络（ PDN）进一步影响芯片的开关阈值、传播延迟和输出时序，最终表现为高速链路中的抖动、误码甚至系统异常。
因此，当 PCIe等 高速接口 不断提高数据速率时，仅仅关注眼图和信号通道已经不足以解释所有问题。信号完整性（SI）与电源完整性（PI）正在越来越紧密地耦合在一起。
在 泰克 今年 上海 OpenLab《AI浪潮下的 芯片电源 纹波和噪声测试》专题分享中， 泰克 华东区应用工程师阿比亚斯（Aveas He）围绕AI数据中心的芯片供电趋势，进一步解析了纹波噪声、 电源诱发抖动 (PSIJ)、电源环路及PDN阻抗等关键测试，并介绍如何借助 泰克 测试平台将复杂的电源完整性分析逐步标准化、自动化。
图 1 ：随着高性能 GPU及处理器功耗持续提升，芯片供电正在向更高电流、更高功率密度方向演进。
AI把芯片供电推向“低电压、大电流、高动态”
今天的高速电子系统已经很难再用一条简单的电源轨来描述。一个典型系统中可能同时存在 GPU、CPU、SoC、FPGA等高性能芯片，以及PCIe、SerDes、USB等高速串行接口和DDR、LPDDR、GDDR等高速并行接口。不同模块需要多路电源同时工作，同时还需要应对不断增加的功耗和散热压力。更重要的是，芯片供电本身也在发生变化。
随着制程不断演进，芯片和接口的工作电压逐步降低，而处理能力和数据速率却不断提高，供电电流也同步增加。与此同时， DVFS（动态电压频率调整）、更快速的VRM以及高速负载切换，使电源轨不再是一个近似静态的直流信号，而是始终处于复杂的动态工作状态。这给电源测试提出了几个直接挑战：
工作电压越来越低，噪声裕量越来越小；电流越来越大，瞬态扰动越来越强；开关速度越来越快，电源轨上的高频噪声也越来越丰富。
因此，过去只关注几十 MHz范围内低频纹波的方法，已经很难完整反映今天高速芯片真实的供电状态。测试系统不仅需要足够低的本底噪声，还需要更高带宽，同时保留DC信息，才能观察电源轨从直流工作点到高速瞬态噪声的完整行为。
图 2 ：制程演进带来更低的供电电压和更高的电流、数据速率，使电源测试同时面临低噪声、高带宽和 DC测量能力的要求。
电源不稳，最终可能表现为高速信号 “出了问题”
为什么一场以 PCIe高速互联为背景的技术分享，要专门讨论电源？原因就在于SI和PI并不是两个完全独立的问题。从VRM、PCB电源平面，到封装、Die及最终负载，完整PDN中的电阻、电感和电容都会参与电源噪声的传播。数字信号串扰、时钟耦合、VRM开关噪声、谐波以及同步开关噪声（SSN）都可能进入电源轨，并进一步改变器件实际看到的供电电压。
当供电发生变化时，芯片内部的开关阈值也可能随之波动。同样一个输入边沿，由于阈值位置不同，其输出翻转时间就会发生偏移，最终在高速链路上表现为抖动增加。这也是为什么在实际系统调试中，一些看似属于 SI的问题，最终需要回到PI寻找根因。
时钟电源噪声 可能造成抖动或频偏； PLL、参考电源、模拟电源或Core电源噪声过大，可能导致误码率上升甚至芯片工作异常；PDN上的高频噪声也可能进一步引发EMI问题。因此，电源完整性分析真正要回答的并不是：“这条电源轨的波形好不好看？” 而是： “这条电源轨是否能够在真实工作状态下，为芯片提供足够稳定、干净的供电，并确保系统达到预期性能？”