统一仿真与原型验证：是空想还是现实？

前言

硬件辅助验证（HAV）平台包含硬件仿真器与基于 FPGA 的 原型验证 系统，是芯片流片前，对复杂片上系统（SoC）设计开展长时序工作负载验证的两大主流手段。硬件辅助验证属于完整验证工具链的一环：仿真与形式化验证在更早阶段使用，面向模块与子系统层级；硅后验证则放在流片完成之后。长期以来，硬件仿真与 原型验证 分属两类独立产品，各自需要单独的资金投入、硬件平台以及工具流程。

倘若仿真和 原型验证 可以是同一台设备的两面，就像罗马双面神雅努斯，可以同时望向两个世界，会是什么样子？多年来行业给出的现实答案很简单：做不到。新思科技（Synopsys）对这一延续多年的固有认知发起挑战，提出一套根本性的全新方案： 统一架构，单套硬件平台同时支持硬件仿真与原型验证 。新思科技的 EP‑Ready 架构在 2026 年完成重大升级，新增软件定义双模式切换能力，打破了持续十余年的二者分立格局。现在，同一套硬件平台无需物理改造，就可以在高性能硬件仿真与 FPGA 原型验证之间完成切换，类似苹果 Boot Camp 让一台 Mac 同时运行 macOS 与 Windows 系统。本文将介绍 EP‑Ready 架构的关键技术细节，并对比多平台方案，分析它具备的优势。

1 引言

验证缺口正在持续扩大。面向数据中心计算与 AI 训练的前沿设计，门电路数量已经突破 1000 亿门；主流片上系统设计的门规模处于 10 亿～200 亿门区间。与此同时，产品上市时间窗口被不断压缩。在此背景下，仅依靠软件仿真，无法在具备商业可行性的周期内完成现代 SoC 的验证吞吐量要求，硬件辅助验证平台变得愈发不可或缺。

不同应用领域对工具的需求差异巨大。本十年内，前沿数据中心多芯片封装设计单颗封装内晶体管规模将接近 1 万亿（约折合 2500 亿门），对容量、可扩展性、性能、可靠性都提出最高要求；面向数据中心计算与训练的 AI 工作负载，需要长时间运行，实现硅前性能与功耗分析。与之相对，边缘 AI、物理 AI、移动终端、汽车电子与消费电子设计，复杂度要低两个数量级，但对性能以及接口真实场景建模的要求更高。

硬件辅助验证的两种技术，历来服务于验证流程的不同阶段：

硬件仿真 （如新思 ZeBu）：数兆赫兹时钟速率运行硬件精确模型，支持完整软件启动、功耗分析、调试信息丰富的硅前验证。

基于 FPGA 的原型验证 （如新思 HAPS）：时钟频率可达 10‑300 MHz，实现接口实时速率、应用层测试、高速 I/O 特性表征。

直到不久前，如果团队同时需要这两种能力，就必须采购、部署、运维两套独立硬件平台。新思 EP‑Ready 双模式系统改变了这种重复建设的现状：在一套 FPGA 硬件平台上通过软件定义工作模式，适配最大 230 亿门规模的设计，覆盖边缘 AI 设计，同时也可用于数据中心设计的子系统验证。对于门规模超过 600 亿门、需要超大容量扩展的设计，新思推荐使用 ZeBu Server 5。

2 EP‑Ready 架构

2.1 基础硬件架构

EP‑Ready 系统采用直连式 FPGA 架构。不同于很多传统仿真器将 FPGA 之间信号交由中央交换矩阵转发的做法，EP‑Ready 板卡直接在 FPGA 器件之间建立高速点对点连接。该架构带来多项关键技术收益：

降低互联延迟 ：基于交换矩阵的架构每一跳都会引入确定但不可忽略的延迟，在大规模多 FPGA 设计中不断累积。直连点对点架构规避了中央交换架构带来的额外路由与交换时延。

带宽聚合 ：点对点连接将完整链路带宽分配给通信双方，规避共享交换架构固有的仲裁开销与阻塞问题。

可扩展性上限 ：直连拓扑受线缆长度约束，目前 EP‑Ready 系统最多支持 4 个机柜。EP‑Ready 牺牲了部分最大设计容量（上限 240 亿门），换来相比处理器型仿真器更高的性能表现。

2.2 双模式创新

2026 年的核心创新，是由 硬件定义模式切换升级为软件定义模式切换 。旧版 EP‑Ready 系统想要切换仿真 / 原型验证模式，需要重新布设互联线缆、更换原型验证接口板卡，整个过程耗时数天。一般只会在项目采购阶段或者新项目启动时才执行切换，团队确定重心从仿真转向原型验证，给软件开发提供更快硬件环境时才会操作。全新架构彻底取消全部物理改造操作：

预配置线缆拓扑 ：设备出厂就已经部署好经过优化的固定互联布线。一套高度对称布线拓扑，无需改动就可以同时适配两种工作模式。

预装接口板卡 ：项目全生命周期内原型验证所需要的全部 I/O 接口板卡，在设备初装阶段就全部装配到机箱，模式切换过程中不需要新增、挪动任何板卡。

软件调度切换 ：在 ZeBu 仿真软件栈与 HAPS ProtoCompiler 原型编译工具之间切换，包含 FPGA 重配置、I/O 重新路由到事务模型或物理接口板、加载对应调试基础设施，整套流程数分钟即可完成，同一个工作日内可以反复多次切换。

保留各模式固有特性 ：架构完整保留两种模式各自的核心优势。仿真模式使用完全同步、确定性时钟，支持周期精确调试与功耗分析；原型验证模式使用异步自由运行时钟，可以达到更高时钟速率（HAPS‑200 目标约 50 MHz），适合长时间软件负载与高速接口验证。

日常灵活调度 ：工程团队周一运行硬件仿真，周二切换原型验证做高速 I/O 验证，周三切回仿真完成回归测试，这类工作流成为现实。

2.3 不同模式下的性能特征

EP‑Ready 原型验证模式与专用原型验证系统之间的性能差距来源于线缆拓扑。专用原型验证系统会针对特定设计分区做 FPGA 间布线优化，降低路径时延，减少布线拥塞，最大化 FPGA 可用资源。EP‑Ready 使用固定布线，为换取模式灵活性会带来小幅性能损失，但对于绝大多数验证任务，这种取舍是可接受的。

3 市场分析：EP‑Ready 对比专用仿真、原型验证平台

3.1 行业竞品方案

主流硬件辅助验证厂商采取了各不相同的市场路线。新思科技以 ZeBu Server 系列承担超大容量场景，EP‑Ready 硬件则在单套 FPGA 硬件平台上同时运行仿真（ZeBu）与原型验证（HAPS ProtoCompiler）两套软件栈，面向约 240 亿门以内设计。

楷登电子（Cadence）采用双硬件平台策略，共用一套编译器、统一虚拟与物理接口。基于专用处理器的 Palladium Z3 仿真器，调试能力强，但运行速度相对较低；基于 FPGA 的 Protium 原型平台运行速度更高，调试能力有所弱化。两套平台具备设计一致性，设计工程可以快速在两套设备间迁移：在 Protium 高速平台发现的 bug，可以放到 Palladium 上复现，依靠更低运行速度和深度调试能力定位根因。整套方案可支持数百亿门规模，但需要两套完全不同的硬件，设备整体占用空间更大。

西门子（Siemens）提供三层产品矩阵，共用操作系统与编译器。Veloce Strato CS 使用自研专用仿真芯片（非商用 FPGA），编译时间稳定，调试深度高；Veloce Primo CS 面向企业级原型验证，采用商用 FPGA，牺牲部分调试深度换取更高运行速度；Veloce proFPGA CS 基于同款 FPGA，侧重软件原型验证。仿真、企业原型都可支持数百亿门规模。整体产品可以覆盖 EP‑Ready 大部分应用场景，但拆分在一套专用硅仿真器加两套 FPGA 原型硬件上，硬件种类远多于单套可重配置的 EP‑Ready 系统。

3.2 EP‑Ready 技术优势

3.2.1 基础设施整合

楷登与西门子主流方案都需要同时部署仿真与原型两套独立系统，带来持续运维开销。每一套额外平台都需要配套：

配电与专用供电回路

散热基础设施，大型系统还包含液冷

网络与系统管理接口

实验室或数据中心机柜空间

EP‑Ready 将仿真、原型验证整合到同一套物理硬件，上述配套资源只需要配置一套，不用为两种场景重复建设。对于实验室、机房空间紧张的企业，该整合能力往往是决定性因素。

3.2.2 任务调度与硬件利用率

传统双平台架构中，硬件利用率和验证阶段强绑定。RTL 代码收敛硅前阶段，仿真器满负荷；嵌入式软件验证阶段，原型验证系统满负荷。楷登、西门子方案中，仿真器与原型验证分属不同硬件，一套设备的负载无法分担到另一套。工程团队经常遇到一台设备资源耗尽，另一台设备闲置，而闲置算力无法被重新调度使用。

EP‑Ready 消除该低效问题。仿真、原型验证跑在同一套 FPGA 硬件，一次硬件采购就可以跟随项目需求动态变化：RTL 收敛攻坚期全部资源投入仿真；进入软件验证阶段，同一套硬件重新分配给原型验证，无需额外采购。模式切换仅需数分钟，不需要漫长采购流程。资源重平衡不是每个阶段才执行一次，RTL 收敛、软件验证需求随时变化，可以按天频繁重新划分算力。

3.3 硬件辅助验证市场重新划分

EP‑Ready 的创新也重塑原型验证市场格局。绝大多数设计与应用场景，出厂预装的双模式布线都可以提供足够性能。少数特殊场景可以进一步优化：当被测接口逻辑规模在 1‑2 片 FPGA 以内（约 1.2 亿门），搭配一组优化点对点线缆，原型验证时钟可以突破 100 MHz，显著高于平台基线。该性能余量非常重要，可以全速调试高速接口，而不是降频运行。例如全速验证 USB 高速 480 Mbps 或者同类串行接口，复现真实链路行为。

3.4 经济效益

企业采购硬件辅助验证设备时，预算负责人无法预知设备五年折旧周期内，仿真与原型验证分别需要多少算力。双硬件平台模式下，这种不确定性会带来成本代价：为规避风险，采购方会同时过量配置两套平台，大量闲置算力同样计提折旧，无论是否被实际使用。EP‑Ready 消除这种预估博弈。同一硬件资源可以在验证流程任意时刻重新分配仿真、原型验证算力。采购时只需要确定总算力规模，仿真与原型验证资源配比跟随项目动态变化，不用在采购时锁定固定比例，避免为闲置资源付费。

总结

新思科技 EP‑Ready 双模式架构代表硬件辅助验证在商业模式与工程实现层面的重大变革。它在单套 FPGA 平台上实现软件定义仿真‑原型验证模式切换，不再需要物理改线、硬件改造，解决了困扰硬件辅助验证行业数十年的结构性效率短板。

这套架构统一带来两大核心优势：

资金灵活度 ：预算管理者不再需要提前预判五年折旧周期内仿真、原型验证的算力配比，规避过度采购带来的高额成本风险。

工程运行效率 ：工程团队不再受硬件改造周期拖累。仅下发软件指令就可以切换设备角色，基础设施可以即时响应项目当下需求。

EP‑Ready 并不会让专用仿真器、专用原型验证系统彻底淘汰。但对于 230 亿门以内的硬件辅助验证市场，它改变了采购决策逻辑：企业可以牺牲一部分极致专项性能，换取更高的使用灵活性、硬件利用率以及资金使用效率。

主题：仿真|原型验证|硬件仿真|硬件辅助验证|EP‑Ready架构