几乎翻倍！华为麒麟处理器主频将冲击5 GHz
快科技6月17日消息，受限于工艺制程等因素，华为麒麟处理器的主频一直被压制在3GHz以下。 但这一持续多年的局面，即将迎来根本性转折。
今年年5月举行的ISCAS国际电路与系统研讨会上，华为正式发布了颠覆性的τ（韬）缩放定律，提出了一条完全不同于传统摩尔定律的芯片演进路径，为其处理器主频突破指明了方向。
与全球半导体行业过去六十年来执着于晶体管几何尺寸缩小的空间缩放不同，τ定律将优化核心彻底转向了时间域。它将τ定义为数据移动和处理的总时间成本，涵盖了晶体管开关延迟、电路中RC信号传播延迟、计算单元运算时间以及内存和网络访问延迟等所有影响芯片性能的时间因素。
华为提出这一全新理论有着深刻的现实背景。 由于无法获得EUV极紫外光刻机，华为在平面晶体管密度上难以追赶台积电、英特尔和三星等国际巨头 。 既然传统的缩小晶体管之路被阻断， 华为便另辟蹊径，既然无法在空间上继续压缩，那就通过架构创新来压缩时间。其核心思路是缩短导线长度、减少缓冲器开销、并将逻辑电路垂直堆叠起来。
"逻辑折叠（LogicFolding）技术"正是这一理念的工程化落地。它与行业内常见的3D堆叠技术有着本质区别， AMD的V-Cache只是在CPU裸片上方或下方堆叠SRAM缓存，而华为的逻辑折叠则更进一步，将同一个逻辑块本身拆分成多个部分，通过超细间距面对面混合键合技术分布在多个有源裸片上。
这一设计带来的直接好处就是信号路径的大幅缩短，而缩短导线长度是提高时钟频率的关键。在现代高性能处理器中， 很大一部分的延迟和能耗都消耗在驱动长互连线和沿途的中继缓冲器上 。
逻辑折叠将关键路径上的门电路分布在多个堆叠层上，使得键合接口就像芯片内部额外的金属层一样，原本需要横向跨越很长距离的信号，现在可以通过垂直互连快速传输。
正是通过这种方式，华为得以在不依赖更先进制程的情况下，同时提升处理器的主频和能效。