DRAM是否也将从平面架构转向3 D架构？三星与SK海力士抢占先机，新一轮设备需求显现
2026 年 9 月 16 日（优分析 / 产业数据中心报告）—— 过去， DRAM 提升容量主要依靠持续缩小工艺，在同等面积芯片内集成更多存储单元。但随着单元尺寸不断缩小，制造难度与成本快速攀升，单纯依靠平面微缩实现性能增长的空间已愈发有限。
为此， 三星 电子（005930‑KR）、SK 海力士（000660‑KR）和美光科技（MU‑US）均开始探索新的技术路线：不再一味缩小 DRAM 单元尺寸，转而向上做堆叠，这也正是 3D DRAM 备受关注的原因。
AMD（AMD‑US）近期公开了一套 3D DRAM 实验架构，该架构采用 混合键合（hybrid bonding） 技术缩短内存与处理器之间的传输距离，相比传统 HBM 堆叠方案，能效最高可提升 17 倍。
该技术对于 AI 芯片意义重大。AI 计算需要在处理器与内存之间频繁传输海量数据；数据传输距离越远，功耗越高。未来若可将 DRAM 直接堆叠在处理器上方，则有望同时提升数据传输效率、降低功耗。
三星 与 SK 海力士已提前布局： 三星 正在研发垂直型 DRAM 结构，内部已完成 16 层 3D DRAM 堆叠验证；未来存储单元与外围电路将分开制造，再通过混合键合完成集成。SK 海力士将 3D DRAM 列为 10 纳米以下 DRAM 的核心研发方向，并投入工程人才与技术研发。美光的专利布局起步更早，截至 2022 年 8 月，已积累 30 余项 3D DRAM 相关专利。
两大存储大厂同步加码研发，预示 DRAM 行业的竞争逻辑或将发生转变。过去行业比拼的是谁能把工艺做得更小；未来的竞争重点或将变成：在兼顾良率、散热与功耗的前提下，谁能实现更高层数的 DRAM 堆叠。这也意味着存储制造设备的需求结构将随之改变。
DRAM 转向垂直堆叠之后，芯片内部的深层结构处理变得关键，对更深、更复杂结构的精准加工，以及不同晶圆之间的平面堆叠互连技术的重要性持续提升。因此，除光刻设备之外，刻蚀、薄膜沉积、晶圆研磨、混合键合等设备的重要性或将逐步提高。