台积电BEOL内存杀到！0.017平方微米单元面积硬刚3 D DRAM：官方否认背后暗藏玄机
快科技11月9日消息， 台积电近期在存储领域的动作呈现出明显的两面性。一方面，公司公开否认应英伟达要求研发3D DRAM，强调专注于晶圆代工核心业务。另一方面，其BEOL（后段制程）内存技术已进入实验阶段，目标正是解决逻辑芯片内嵌缓存的容量与功耗难题。
BEOL内存的核心创新在于结构。传统SRAM单元需要6个晶体管，在芯片上占据大量面积。台积电改用1T1C（单晶体管单电容）架构，将存储单元直接嵌入处理器的后段互连层，在不增加芯片面积的前提下塞进更多数据。
参数指标已相当清晰。该实验样品工作电压仅0.75V，数据保持时间超过128毫秒，读写周期低于8纳秒，耐久性突破100万亿次循环。
更关键的是，台积电A14节点的SRAM单元面积已缩小至0.017平方微米以下，较此前缩小约19%，打破了长达八年的停滞。
但这并不等同于3D DRAM。BEOL内存解决的是逻辑芯片内部“缓存不够大”的问题，而3D DRAM解决的是“内存不够多”的问题。前者是SRAM的替代方案，后者是DRAM的垂直堆叠路线。两者在台积电的布局中并行推进，但节奏不同。
台积电的3D DRAM路线图锚定2029年，目标是在低于1皮焦耳每比特的能耗下， 实现约3倍于HBM5E的带宽。 该计划由负责先进封装业务的副总经理徐国晋牵头，他此前曾任中国台湾美光董事长，兼具存储制造与芯片整合背景。
所以，台积电的“否认”需要分层理解。它否认的是短期内大规模进入DRAM制造、与三星和海力士正面竞争，但并不否认在BEOL内存和3D DRAM上的长期技术储备。
当BEOL内存让逻辑芯片自身的缓存容量大幅提升，3D DRAM让存储单元在垂直方向上堆叠，两者叠加的效果，是AI芯片对HBM的依赖被结构性削弱。
英伟达的焦虑是这场变局的催化剂。HBM供应高度集中于三星、SK海力士和美光三家，价格与产能均受制于人。台积电的BEOL内存和3D DRAM，本质是在为AI芯片寻找一条不依赖传统存储三巨头的内存供给路径。
这条路能否在2029年前后走通，将决定AI芯片的内存版图是否需要重写。