二维

IRDS路线图则预计二维沟道最快可于2034年、约0.7nm节点进入产业化阶段。

为了跳出这一困境，联合团队将常规制造顺序倒了过来：先在预定位置做出钨填充的接触沟槽，再把二维沟道材料转移至其上，最后沉积栅极。

由于二维沟道极薄，沟道本身承载电流能力有限，而金属触点与二维薄膜之间的界面往往会形成较高的肖特基势垒，从而进一步限制电流。

相比厚度数纳米的硅纳米片，厚度不足1nm的二维沟道能够获得更强的栅极控制能力，从而支持更低工作电压和更小尺寸的晶体管。

imec计算与存储器件研发副总裁GouriSankarKar表示，“我们首次在不影响二维n型和p型FET性能的前提下，实现了50纳米CPP——这一指标同时由栅极长度和源漏接触长度决定。