Cerebras揭秘CS-6晶圆级进化：颠覆性3 D堆叠，首次垂直集成DRAM
IT之家 8 月 28 日消息，科技媒体 Tom's Hardware 昨日（8 月 27 日）发布博文，报道称在 Hot Chips 2026 活动期间，Cerebras 披露最新路线图， 宣布将在未来的 CS-6 系统中首次引入晶圆级 3D 堆叠设计。
IT之家曾于 8 月 18 日报道，Cerebras 推出其新一代芯片 WSE-3 Turbo 和基于该芯片的 CS-4 系统。与上代 CS-3 相比，CS-4 带来了 10 倍的词元容量和 2 倍的速度，实现 750 PFLOPS（稀疏 FP16）与 129.6PB/s 内存带宽。
由于 Cerebras 的晶圆级引擎（WSE）本身已经达到了单个晶圆二维（2D）物理剪裁面积的最大实用极限，业内普遍认为继续在水平方向上扩容面临物理天花板。为此， Cerebras 在全新的 CS-6 规划中正式转向三维（3D）封装解决方案。
CS‑6 的关键变化是引入 3D 堆叠 DRAM，将 DRAM 层通过超高带宽垂直互连直接置于逻辑 / SRAM 晶圆之上。
官方目标是“把更多模型权重和状态放在更靠近计算的位置”，在保持晶圆级低延迟数据流优势的同时，突破仅靠 SRAM 扩容的瓶颈。
Cerebras 表示，CS‑6 的设计可在不破坏数据局部性的前提下提升每系统可承载模型规模，从而减少运行超大模型所需的系统数量。
在空间利用率方面，Cerebras 首席执行官 Andrew Feldman 强调，得益于垂直 3D 堆叠对内部组件密度的极端压榨，CS-6 的 整机系统足迹（Footprint）将实现 5 到 10 倍的量化递减 。
在计算密度方面， 减少 SRAM 面积占比可以释放出更多空间用于布置核心的 算力硬件（Compute Hardware） ，从而在更小的芯片物理面积内塞入更多的计算逻辑。
发布日期方面，Cerebras 在 Hot Chips 2026 明确：CS‑4 已于 2026 年 Q3 开始常规供货，CS‑5 目标 2027 年，CS‑6 位于路线图再往后两代的位置。
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