无需新材料，硅芯片也能3 D堆叠：200°C低温集成，良率逼近100%

为提升芯片的性能，领域内长期采用的方法是不断缩小晶体管（处理信息的微型开关）尺寸，并在芯片上叠加多层器件。

但是，随着摩尔定律增速放缓，器件越来越接近物理的极限，芯片制造商面临的最大挑战之一是，进一步小型化的挑战越来越大。

近期，美国伊利诺伊大学厄巴纳-香槟分校（UIUC）团队开发了一种新型单片 3D 硅芯片集成技术，通过类似辊式转印工艺，在 200°C（摄氏度）以下的热预算条件下，使用厚度在 10nm（纳米 ） 以下的超薄硅纳米膜，将高性能的硅基晶体管一层层叠上去。

研究人员实现了三层堆叠、每层 625 个晶体管，良率范围在 98% 至 100% 之间，不仅性能接近早期商用硅 MOSFET，同时展现出优于部分替代材料方案的综合制造优势。

该技术为解决传统二维芯片微缩的物理极限提供了一种新方案， 通过垂直堆叠大幅度提升了计算密度，并能够降低功耗，有望应用于 AI、高性能计算以及 DRAM 等主流存储器。

此外，研究人员指出，如果将硅与其他材料集成在单片 3D 芯片中，还有可能开辟全新的应用领域，例如垂直堆叠不同类型的单晶半导体可能制造出超灵敏的 X  射线探测器面板或紧凑型多光谱成像系统。

相关论文发表在  Nature ，论文题目为“Monolithic three-dimensional integration of silicon transistors”[1]。

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