台积电0.42纳米技术突破，有望推动晶体管实现硅基之外的技术演进
阳明交通大学与 台积电 企业研究院的研究人员开发出 0.42 纳米氧化铝界面层 ，该结构既可以保障二硫化钼（MoS₂）单层 晶体管 内部的电子输运，同时还能实现优异的栅极控制能力。
硅基 晶体管 已经逼近物理极限，每一代新工艺的微缩难度持续增大。单层二硫化钼（MoS₂）这类二维半导体提供了一条可行的技术路线：其沟道仅为单个原子层厚度，却依旧具备可用的电学特性。但它的实际性能长期受制于一个容易被忽视的部分：半导体沟道与栅极介质之间的界面。
场效应 晶体管 依靠栅电极来调控沟道电流，栅极和沟道之间夹着一层绝缘介质。减小介质的等效氧化层厚度（EOT），能够增强栅极静电控制能力，抑制短沟道效应，同时降低工作电压。在传统硅工艺中，成熟的氧化与沉积工艺可以制备出高质量界面。但单层二硫化钼面临截然不同的难题：它属于范德华表面，不存在悬键，因此沉积的介质材料很难成核形成均匀薄膜。
成核效果差会带来空隙、缺陷、电荷陷阱以及局部电学紊乱。这些缺陷会增大漏电流、产生迟滞效应，还会散射二硫化钼中输运的载流子。工程师由此陷入两难：更薄的介质能够提升栅控能力，但激进的介质沉积工艺又会降低载流子迁移率，抹杀沟道本身的固有优势。
阳明交通大学和 台积电 企业研究院的研究团队将界面视作可设计的器件功能层，而非被动的边界，以此解决上述难题。研究人员直接在化学气相沉积（CVD）制备的单层二硫化钼上沉积极薄的外延铝层，再将其氧化，形成厚度约 0.42 nm 的氧化铝，之后在该界面层上方沉积高介电常数氧化铪介质。
氧化后的氧化铝具备两项作用：第一，提供平整连续的表面，让氧化铪能够均匀生长；第二，充当原子级缓冲层，抑制高 κ 介质与半导体之间的有害相互作用。该方案在保障电子输运性能的同时，实现了足够薄的介质堆叠，达成强静电耦合效果。
借助该结构，研究团队制备出等效氧化层厚度约 1 nm 的短沟道顶栅二硫化钼晶体管。沟道长度约 100 nm 的器件实现了 0.45 mS/μm 的最大跨导 ，同时栅极漏电流低、迟滞效应极小。跨导表征栅压调控沟道电流的效率；高跨导代表栅极控制能力强，器件驱动性能优异。
需要厘清：该成果的意义， 并非晶体管栅长达到 0.42 纳米，而是人工设计的氧化铝界面层厚度为 0.42 纳米 。这一技术进步不等于造出完整的 0.42 nm 晶体管，而是扫除了原子薄层沟道配套介质系统微缩的一大关键障碍。
工艺可制造性进一步提升了该研究的实用价值。很多高性能演示器件使用的是从块状晶体机械剥离得到的小块二硫化钼薄片；本研究采用化学气相沉积生长的单层材料，更适配大面积、甚至整片晶圆级加工。但仍存在诸多重大挑战：晶圆整体的均匀性、缺陷管控、接触电阻、器件可靠性、工艺集成以及可重复性。
即便如此，该研究重新定义了后硅时代电子学的核心问题。在原子尺度下，器件性能不只取决于材料本身属性，还取决于跨界面的电子态、缺陷、键合环境之间的相互作用。仅仅几个原子厚度的界面，就能决定一种潜力半导体是只能在实验室测出高迁移率，还是可以实现实用的晶体管性能。
后续优化方向包括亚阈值摆幅、阈值电压稳定性以及源漏接触，以上都是实现高能效开关的关键。该界面层还必须耐受热加工与长期电应力；只有满足这些条件，这套实验室结构才有机会变成芯片可量产复用的工艺模块。
这项研究带来更宏观的启示：未来的工艺微缩，既需要发掘新型沟道材料，也同样依赖界面架构的创新。研究人员结合单层二硫化钼、0.42 纳米界面氧化层与高 κ 栅介质，在不牺牲载流子输运性能的前提下实现了极强的静电控制。这一性能平衡，让二维晶体管距离硅基以外的实用低功耗逻辑芯片更进一步。