华为提出“韬定律”，2031年芯片等效密度有望达到1.4纳米
如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题
文｜ 《财经》研究员 吴俊宇
5 月 25 日，在电气电子工程师学会（ IEEE ）举办的国际电路系统研讨会 ISCAS 2026 （ IEEE 国际电路与系统研讨会）上，华为 ITMT （集成技术管理团队）主任兼半导体业务部总裁何庭波发表了主旨演讲。
ISCAS 是全球芯片与电路领域历史顶级学术会议之一。
何庭波提出了韬 ( τ ) 定律。按照华为方面的说法，这是以“时间 ( τ ) 缩微”替代“几何缩微”，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。
何庭波在演讲中透露， 2026 年下半年，华为将量产并发布首款基于 “Logic Folding （逻辑折叠） ” 方法论设计的新一代麒麟芯片，并搭载于最新旗舰手机产品中。 2030 年之后，华为的昇腾系列 AI 芯片也将采取上述技术量产。
她认为，未来芯片性能的提升，将不再只依赖更先进的制程，可以通过降低系统中的时间成本——包括信号传播、内存访问、互连与同步延迟等，以此持续提升性能、能效与晶体管密度。
华为方面向《财经》提供的资料显示，到 2031 年前后，华为芯片的等效晶体管密度达到传统 1.4 纳米（ nm ）工艺所对应的同等水平。
（华为半导体业务部总裁何庭波在ISCAS 2026演讲） 何庭波提到的“几何缩微”指的是摩尔定律（ Moore's Law ）。过去 60 年，半导体行业一直遵循着摩尔定律，它在 1965 年被提出。核心内容是集成电路上可容纳的晶体管数量大约每隔 18 个 -24 个月会增加 1 倍。芯片的同等面积内可以容纳更多晶体管，信号传播距离也随之缩短，从而带来更高的计算性能、更低的功耗以及更快的响应速度。
需要说明的是，韬（τ也就是 tau ，时间常数）这个概念并不是华为首次提出的。在电子学和半导体领域， τ 长期被用于描述电路中的时间延迟与 RC （电阻、电容）特性。过去几十年，围绕时序优化、数据流架构、异步计算、互连延迟等方向，半导体领域已经积累了大量研究。其核心目标都是降低信息在器件、电路、芯片与系统中的时间成本。
但在摩尔定律长期有效的背景下，这些技术路线更多被视为对传统 “ 几何缩放 ” 的补充，它并不是产业演进的主路径。
不过，近十年摩尔定律的收益在逐渐放缓，且面临“撞墙”的局面——尤其是在近三年半导体工艺制程进入 5nm 、 3nm 甚至 2nm 阶段后，先进制程的成本、功耗与制造复杂度快速上升，性能提升的边际收益却在逐渐放缓。
对华为来说，这件事情来得更早。 2019 年被列入 “ 实体清单 ” 后，华为已经无法继续获得海外先进制程的代工能力。为此，华为开始尝试寻找另一条路线——不再只是追求单位面积内晶体管数量的增加，而是通过降低系统中的 “ 时间成本 ” 继续提升性能。
何庭波说，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。韬定律是解决该难题的有效路径。
围绕韬 ( τ ) 定律，华为还提出了“逻辑折叠”等核心技术。它围绕器件、电路、芯片到系统层面进行系统优化，追求降低时间常数（ Time Constant ），带动性能、能效、晶体管密度的持续提升。