堆叠

相较于2015年初代CoWoS封装技术，台积电SoIC三维堆叠技术的互联密度提升56倍，能效提升5倍。

台积电SoIC路线图：2029芯片堆叠迈向4.5μm间距，全力支撑AI算力2026年04月30日10:08电子产品世界随着先进封装在AI与高性能计算（HPC）的性能提升中占据更重要地位，台积电正推进其3D芯片堆叠路线图，朝着更细互连间距、更高集成度方向发展。

富士通Monaka处理器是首批采用高密度面对面小芯片堆叠的标杆系统。

AMD3DV-Cache技术是将额外的缓存，通过TSV硅通孔、直接铜键合技术，与原有三级缓存堆叠在一起。

Monaka面向AI与HPC，采用Armv9‑A架构与SVE2，预计2027年推出，将成为验证高密度面对面堆叠能否从路线图走向规模化量产的关键。

SoIC（SystemonIntegratedChips，系统整合芯片）是台积电用于异质小芯片集成的超高密度3D堆叠技术，目标是缩小体积、提升性能、降低电阻/电感/电容。